Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
Vivado.pngVivado Design Suite ツールフロー12/6(月)
申込締切日:11/25
10:00~17:30
オンライン1125FPGAデバイス&ツールコース2021年12月2021112517001
Vivado.pngVivado Design Suite を使用したIPの管理12/7(火)
申込締切日:11/26
10:00~17:30
オンライン1126FPGAデバイス&ツールコース2021年12月2021112617001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション12/9(木)
申込締切日:11/30
10:00~17:30
新横浜(hdLab)開催中止FPGAデバイス&ツールコース2021年12月2021113017000
no_image.pngVitisAIプラットフォーム12/9(木)~12/10(金)
申込締切日:11/30
10:00~17:00
オンライン1128アドバンスドコース2021年12月2021113017001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発12/14(火)~12/15(水)
申込締切日:12/3
10:00~18:00
オンライン1129エンベデッドコース2021年12月2021120317001
Vivado.pngVivado Design Suite でのタイミング制約と解析12/16(木)
申込締切日:12/7
10:00~17:30
オンライン1130FPGAデバイス&ツールコース2021年12月2021120717001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン12/16(木)~12/17(金)
申込締切日:12/7
10:00~18:00
オンライン1131アドバンスドコース2021年12月2021120717001
Vivado.pngVivado Design Suite でのタイミング クロージャ12/17(金)
申込締切日:12/8
10:00~17:30
オンライン1132FPGAデバイス&ツールコース2021年12月2021120817001
embe.pngSDKユーザのためのVITIS12/20(月)
申込締切日:12/9
10:00~18:00
オンライン1133エンベデッドコース2021年12月2021120917001
Vivado.pngVivado Design Suite でのFPGA設計導入12/22(水)~12/23(木)
申込締切日:12/13
10:00~17:30
オンライン1134FPGAデバイス&ツールコース2021年12月2021121317001
no_image.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション12/23(木)~12/24(金)
申込締切日:12/14
10:00~18:00
オンライン1135アドバンスドコース2021年12月202112141700
embe.pngZynq SoC システムアーキテクチャ1/13(木)~1/14(金)
申込締切日:12/28
10:00~18:00
オンライン1136エンベデッドコース2022年1月2021122817001
Vivado.pngXilinxボードワークショップ1/17(月)
申込締切日:1/5
14:00~18:00
新横浜(hdLab)1137FPGAデバイス&ツールコース2022年1月2022010517001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門1/18(火)
申込締切日:1/6
10:00~17:30
新横浜(hdLab)1138FPGAデバイス&ツールコース2022年1月2022010617001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1/18(火)~1/19(水)
申込締切日:1/6
10:00~18:00
オンライン1139FPGAデバイス&ツールコース2022年1月2022010617001
embe.pngARTYを使用したMicroBlaze開発入門1/19(水)
申込締切日:1/7
10:00~17:30
新横浜(hdLab)1140エンベデッドコース2022年1月2022010717001
Vivado.pngVivado Design Suite でのUltraFast設計手法1/20(木)
申込締切日:1/11
10:00~17:30
オンライン1141FPGAデバイス&ツールコース2022年1月2022011117001
Vivado.pngVivado Design Suite でのインプリメント手法1/21(金)
申込締切日:1/12
10:00~17:30
オンライン1142FPGAデバイス&ツールコース2022年1月2022011217001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー1/25(火)~1/26(水)
申込締切日:1/14
10:00~18:00
新横浜(hdLab)1143FPGAデバイス&ツールコース2022年1月2022011417001
Vivado.pngVivado Design Suite でのFPGA設計導入1/25(火)~1/26(水)
申込締切日:1/14
10:00~17:30
オンライン1144FPGAデバイス&ツールコース2022年1月2022011417001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ1/27(木)~1/28(金)
申込締切日:1/18
10:00~18:00
オンライン1145アドバンスドコース2022年1月2022011817001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー12/1(火)~2/2(水)
申込締切日:1/21
10:00~18:00
オンライン1146アドバンスドコース2022年2月2022012117001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー22/3(木)
申込締切日:1/25
10:00~18:00
オンライン1147アドバンスドコース2022年2月2022012517001
Vivado.pngVivado Design Suite ツールフロー2/3(木)
申込締切日:1/25
10:00~17:30
オンライン1148FPGAデバイス&ツールコース2022年2月2022012517001
no_image.pngVersal ACAP: ネットワーク オン チップ2/4(金)
申込締切日:1/26
10:00~18:00
オンライン1149アドバンスドコース2022年2月2022012617001
Vivado.pngVivado Design Suite を使用したIPの管理2/4(金)
申込締切日:1/26
10:00~17:30
オンライン1150FPGAデバイス&ツールコース2022年2月2022012617001
Vivado.pngVivado Design Suite でのタイミング制約と解析2/8(火)
申込締切日:1/28
10:00~17:30
オンライン1151FPGAデバイス&ツールコース2022年2月2022012817001
DSP.pngVitis HLSを使った高位合成2/8(火)~2/9(水)
申込締切日:1/28
10:00~18:00
オンライン1152DSPコース2022年2月2022012817001
Vivado.pngVivado Design Suite でのタイミング クロージャ2/9(水)
申込締切日:1/31
10:00~17:30
オンライン1153FPGAデバイス&ツールコース2022年2月2022013117001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン2/10(木)
申込締切日:2/1
10:00~18:00
オンライン1154アドバンスドコース2022年2月2022020117001
embe.pngSDKユーザのためのVITIS2/10(木)
申込締切日:2/1
10:00~18:00
オンライン1155エンベデッドコース2022年2月2022020117001
embe.pngZynq SoC エンベデッドシステム開発2/15(火)~2/16(水)
申込締切日:2/3
10:00~18:00
オンライン1156エンベデッドコース2022年2月2022020317001
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック2/15(火)~2/16(水)
申込締切日:2/3
10:00~17:30
新横浜(hdLab)1157FPGAデバイス&ツールコース2022年2月2022020317001
no_image.pngSystem Generator を使用したDSPデザイン2/17(木)~2/18(金)
申込締切日:2/7
10:00~18:00
新横浜(hdLab)1158アドバンスドコース2022年2月2022020717001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級2/17(木)~2/18(金)
申込締切日:2/7
10:00~18:00
オンライン1159FPGAデバイス&ツールコース2022年2月2022020717001
Vivado.pngXilinxボードワークショップ2/21(月)
申込締切日:2/9
14:00~18:00
新横浜(hdLab)1160FPGAデバイス&ツールコース2022年2月2022020917001
no_image.pngVITISアクセラレーション開発2/21(月)~2/22(火)
申込締切日:2/9
10:00~18:00
オンライン1161アドバンスドコース2022年2月2022020917001
embe.pngVITISでのエンベデッドシステムソフトウェア開発2/24(木)~2/25(金)
申込締切日:2/14
10:00~18:00
新横浜(hdLab)1162エンベデッドコース2022年2月2022021417001
Vivado.pngVivado Design Suite でのFPGA設計導入2/24(木)~2/25(金)
申込締切日:2/14
10:00~17:30
オンライン1163FPGAデバイス&ツールコース2022年2月2022021417001
no_image.pngVersal AI Engine 1: アーキテクチャとデザインフロー3/1(火)~3/2(水)
申込締切日:2/17
10:00~18:00
オンライン1164アドバンスドコース2022年3月2022021717001
no_image.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング3/3(木)~3/4(金)
申込締切日:2/21
10:00~18:00
オンライン1165アドバンスドコース2022年3月2022022117001
no_image.pngVitisAIプラットフォーム3/8(火)~3/9(水)
申込締切日:2/25
10:00~17:00
オンライン1166アドバンスドコース2022年3月2022022517001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発3/10(木)~3/11(金)
申込締切日:3/1
10:00~18:00
オンライン1167エンベデッドコース2022年3月2022030117001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション3/15(火)
申込締切日:3/4
10:00~17:30
新横浜(hdLab)1168FPGAデバイス&ツールコース2022年3月2022030417001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン3/15(火)~3/16(水)
申込締切日:3/4
10:00~18:00
オンライン1169アドバンスドコース2022年3月2022030417001
Vivado.pngVivado Design Suite でのUltraFast設計手法3/17(木)
申込締切日:3/8
10:00~17:30
オンライン1170FPGAデバイス&ツールコース2022年3月2022030817001
embe.pngPetaLinuxツールを使用したエンベデッドデザイン3/17(木)~3/18(金)
申込締切日:3/8
10:00~18:00
オンライン1171エンベデッドコース2022年3月2022030817001
Vivado.pngVivado Design Suite でのインプリメント手法3/18(金)
申込締切日:3/9
10:00~17:30
オンライン1172FPGAデバイス&ツールコース2022年3月2022030917001
embe.pngSDKユーザのためのVITIS3/23(水)
申込締切日:3/11
10:00~18:00
オンライン1173エンベデッドコース2022年3月2022031117001
Vivado.pngVivado Design Suite でのタイミング制約と解析3/24(木)
申込締切日:3/14
10:00~17:30
オンライン1174FPGAデバイス&ツールコース2022年3月2022031417001
Vivado.pngVivado Design Suite でのタイミング クロージャ3/25(金)
申込締切日:3/15
10:00~17:30
オンライン1175FPGAデバイス&ツールコース2022年3月2022031517001
Vivado.pngVivado Design Suite でのFPGA設計導入3/29(火)~3/30(水)
申込締切日:3/17
10:00~17:30
オンライン1177FPGAデバイス&ツールコース2022年3月2022031717001

このコースでは、FPGA設計の初心者を対象にザイリンクス Artix-7 FPGAの基本的なアーキテクチャと、Vivado™ Design Suiteを使った基本的なザイリンクスのデザインフローを説明します。プロジェクトの作成から、IPのインスタンシエート、およびピン割り当て、基本的な XDC タイミング制約の設定をして効率的な FPGA デザインを構築します。また、最も低価格、低消費電力であるArtix-7 FPGAファミリを搭載したNEXYS4ボードを使用してダウンロードを実行します。

[このコースで学べること]

コース名Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門
ソフトウェアツールVivado Design Suite 2019.1
ハードウェアDigilent NEXYS4 or ARTY
トレーニング期間1日間
受講料1名様 4TC or 53,900円(税込)
受講対象者・FPGA設計の初心者
・Artix-7 FPGA に興味のある方
・Artix-7 FPGA および開発ツールについての情報を得たい方
・Artix-7 FPGA の開発フローを体験したい方
・Spartan-6シリーズからArtix-7 FPGAシリーズへの移行を検討されている方
・Digilent NEXYS4ボードの導入を検討されている方
受講要件・ハードウェア記述言語(VHDL/Verilog HDL)に関する基本的な知識を有する
コース内容7シリーズアーキテクチャ
・7シリーズ概要
・CLBアーキテクチャ
・メモリリソース
・DSPリソース
・I/Oリソース
・クロッキングリソース
・メモリコントローラ
・専用ハードウェア
Vivadoツールフロー
・Projectの作成・管理
・デザインファイルの追加、作成
・IPの作成
・論理合成の実行
・制約ファイル(XDC)の作成
・インプリメンテーションの実行、レポートの確認
・ダウンロード
ボードを使ったVivadoツールフロー演習
・Vivadoツールフロー
関連するビデオ
※Xilinx社のサイトへ移動します。
Vivado デザイン フローの概要 (日本語吹替)
Vivado IDE 入門 (日本語吹替)