Vivado Design Suite でのタイミング クロージャ
| カテゴリ | 講座名 | 日程 | 場所 | 状況 | カテゴリー(内部用) | 日程(内部用) |
|---|---|---|---|---|---|---|
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 4/5(木)～6(金) | 東京(XILINX) | 受付終了 | FPGAデバイス&ツールコース | 2018年4月 |
| embe.png | Zynq All Programmable SoC システムアーキテクチャ | 4/17(火)～18(水) | 東京(XILINX) | 受付終了 | エンベデッドコース | 2018年4月 |
| Vivado.png | Vivado Design Suite を使用したシミュレーション | 4/18(水) | 新横浜(hdLab) | 受付終了 | FPGAデバイス&ツールコース | 2018年4月 |
| embe.png | Zynq All Programmable SoC エンベデッドシステム開発 | 4/26(木)～27(金) | 東京(XILINX) | 受付終了 | エンベデッドコース | 2018年4月 |
| Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 4/26(木)～27(金) | 新横浜(hdLab) | 受付終了 | FPGAデバイス&ツールコース | 2018年4月 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 5/8(火)～9(水) | 東京(XILINX) | 574 | FPGAデバイス&ツールコース | 2018年5月 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 5/16(水) | 東京(XILINX) | 575 | FPGAデバイス&ツールコース | 2018年5月 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ テクニック | 5/17(木)～18(金) | 東京(XILINX) | 576 | FPGAデバイス&ツールコース | 2018年5月 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 5/22(火) | 新横浜(hdLab) | 586 | FPGAデバイス&ツールコース | 2018年5月 |
| Vivado.png | Vivado Design Suite ツールフロー | 5/23(水) | 東京(XILINX) | 577 | FPGAデバイス&ツールコース | 2018年5月 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 5/23(水) | 新横浜(hdLab) | 587 | FPGAデバイス&ツールコース | 2018年5月 |
| embe.png | アドバンスドエンベデッドシステムハードウェア開発 | 5/24(木)～25(金) | 東京(XILINX) | 578 | エンベデッドコース | 2018年5月 |
| DSP.png | Cコード ベースの設計 : Vivado HLx を使用した高位合成 | 5/29(火)～30(水) | 東京(XILINX) | 579 | DSPコース | 2018年5月 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 6/5(火) | 新横浜(hdLab) | 588 | FPGAデバイス&ツールコース | 2018年6月 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 6/7(木)～8(金) | 東京(XILINX) | 580 | FPGAデバイス&ツールコース | 2018年6月 |
| Vivado.png | Vivado Design Suite を使用したIPの管理 | 6/12(火) | 新横浜(hdLab) | 589 | FPGAデバイス&ツールコース | 2018年6月 |
| embe.png | Zynq All Programmable SoC エンベデッドシステムソフトウェア開発 | 6/20(水)～21(木) | 東京(XILINX) | 581 | エンベデッドコース | 2018年6月 |
| embe.png | アドバンスドエンベデッドシステムソフトウェア開発 | 6/22(金) | 東京(XILINX) | 582 | エンベデッドコース | 2018年6月 |
| Vivado.png | Vivado Design Suite での大規模デザインの設計手法 | 6/27(水) | 新横浜(hdLab) | 590 | FPGAデバイス&ツールコース | 2018年6月 |
| embe.png | C/C++によるSDSoC開発環境と設計手法 | 6/28(木)～29(金) | 東京(XILINX) | 583 | エンベデッドコース | 2018年6月 |
このコースでは、タイミング制約を満たすための設計フローおよび、スタティック タイミング解析の結果を元にタイミングエラーを収束させる手法について説明します。
[このコースで学べること]
| コース名 | Vivado Design Suite でのタイミング クロージャ |
|---|---|
| ソフトウェアツール | Vivado Design Suite 2015.1 |
| トレーニング期間 | 1日間 |
| 受講料 | お一人様 4 TC or 49,000円(税込 52,920円） |
| 受講対象者 | デザインのパフォーマンスおよび設計の生産性を向上させるために、最適な設計手法を身に付けたい FPGA 設計者 |
| 受講要件 | ・FPGA の設計テクニックに関する基本知識 ・Verilog または VHDL の中級レベルの知識 ・「Vivado Design Suite でのFPGA 設計導入」コースの修了、または同等の知識を有する |
| コース内容 | ・はじめに - Timing Closure とは ・スタティック タイミング解析およびクロック ・高度なタイミング解析 ・タイミング収束のための作業フロー ・まとめ |