Vivado Design Suite でのタイミング クロージャ
| カテゴリ | 講座名 | 日程 | 場所 | 状況 | カテゴリー(内部用) | 日程(内部用) |
|---|---|---|---|---|---|---|
| embe.png | C/C++によるSDSoC開発環境と設計手法 | 12/5(水)～6(木) | 東京(XILINX) | 受付終了 | エンベデッドコース | 2018年12月 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 12/5(水) | 新横浜(hdLab) | 受付終了 | FPGAデバイス&ツールコース | 2018年12月 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 12/13(木)～14(金) | 東京(XILINX) | 受付終了 | FPGAデバイス&ツールコース | 2018年12月 |
| Vivado.png | Vivado Design Suite を使用したIPの管理 | 12/18(火) | 新横浜(hdLab) | 受付終了 | FPGAデバイス&ツールコース | 2018年12月 |
| embe.png | Zynq SoC エンベデッドシステムソフトウェア開発 | 12/19(水)～20(木) | 東京(XILINX) | 受付終了 | エンベデッドコース | 2018年12月 |
| Vivado.png | Vivado Design Suite での大規模デザインの設計手法 | 12/19(水) | 新横浜(hdLab) | 受付終了 | FPGAデバイス&ツールコース | 2018年12月 |
| embe.png | アドバンスドエンベデッドシステムソフトウェア開発 | 12/21(金) | 東京(XILINX) | 受付終了 | エンベデッドコース | 2018年12月 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 1/8(火)～9(水) | 新横浜(hdLab) | 658 | FPGAデバイス&ツールコース | 2019年1月 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 1/10(木)～11(金) | 東京(XILINX) | 640 | FPGAデバイス&ツールコース | 2019年1月 |
| Vivado.png | Vivado Design Suite でのUltraFast設計手法 | 1/16(水) | 東京(XILINX) | 641 | FPGAデバイス&ツールコース | 2019年1月 |
| CONN.png | PCI Express デザイン | 1/17(木)～18(金) | 東京(XILINX) | 642 | 高速インターフェイスコース | 2019年1月 |
| embe.png | Zynq SoC システムアーキテクチャ | 1/22(火)～23(水) | 東京(XILINX) | 643 | エンベデッドコース | 2019年1月 |
| Vivado.png | XILINX FPGA向けRTL設計スタイルガイドセミナー | 1/24(木)～25(金) | 新横浜(hdLab) | 659 | FPGAデバイス&ツールコース | 2019年1月 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ テクニック | 1/31(木)～2/1(金) | 東京(XILINX) | 644 | FPGAデバイス&ツールコース | 2019年1月 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 2/7(木)～8(金) | 東京(XILINX) | 645 | FPGAデバイス&ツールコース | 2019年2月 |
| Vivado.png | Vivado Design Suite を使用したシミュレーション | 2/12(火) | 新横浜(hdLab) | 660 | FPGAデバイス&ツールコース | 2019年2月 |
| Vivado.png | Vivado Design Suite でのパーシャルリコンフィギュレーション | 2/13(水) | 東京(XILINX) | 646 | FPGAデバイス&ツールコース | 2019年2月 |
| Vivado.png | Vivado Design Suite でのタイミング制約と解析 | 2/13(水) | 新横浜(hdLab) | 661 | FPGAデバイス&ツールコース | 2019年2月 |
| DSP.png | Cコード ベースの設計 : Vivado HLx を使用した高位合成 | 2/14(木)～15(金) | 東京(XILINX) | 647 | DSPコース | 2019年2月 |
| Vivado.png | [Verilog] Xilinx/Vivadoツールを使ったRTL設計初級 | 2/19(火)～20(水) | 新横浜(hdLab) | 662 | FPGAデバイス&ツールコース | 2019年2月 |
| Vivado.png | Vivado Design Suite ツールフロー | 2/20(水) | 東京(XILINX) | 648 | FPGAデバイス&ツールコース | 2019年2月 |
| embe.png | Zynq SoC エンベデッドシステム開発 | 2/21(木)～22(金) | 東京(XILINX) | 649 | エンベデッドコース | 2019年2月 |
| embe.png | アドバンスドエンベデッドシステムハードウェア開発 | 2/26(火)～27(水) | 東京(XILINX) | 650 | エンベデッドコース | 2019年2月 |
| Vivado.png | Vivado Design Suite でのタイミング クロージャ | 2/28(木) | 新横浜(hdLab) | 663 | FPGAデバイス&ツールコース | 2019年2月 |
| embe.png | Zynq SoC システムアーキテクチャ | 3/5(火)～6(水) | 東京(XILINX) | 651 | エンベデッドコース | 2019年3月 |
| Vivado.png | Vivado Design Suite でのFPGA設計導入 | 3/7(木)～8(金) | 東京(XILINX) | 652 | FPGAデバイス&ツールコース | 2019年3月 |
| embe.png | ARTYを使用したMicroBlaze開発入門 | 3/7(木) | 新横浜(hdLab) | 664 | エンベデッドコース | 2019年3月 |
| Vivado.png | Vivado Design Suite を使用したArtix-7 FPGA設計・開発入門 | 3/8(金) | 新横浜(hdLab) | 665 | FPGAデバイス&ツールコース | 2019年3月 |
| Vivado.png | [VHDL] Xilinx/Vivadoツールを使ったRTL設計初級 | 3/11(月)～12(火) | 新横浜(hdLab) | 666 | FPGAデバイス&ツールコース | 2019年3月 |
| embe.png | [入門] C/C++によるSDSoC開発環境 | 3/12(火) | 東京(XILINX) | 653 | エンベデッドコース | 2019年3月 |
| embe.png | [実践] C/C++によるSDSoC開発環境と設計手法 | 3/13(水)～14(木) | 東京(XILINX) | 654 | エンベデッドコース | 2019年3月 |
| DSP.png | Xilinx/Vivado HLSツールを使ったC言語入門 | 3/18(月) | 新横浜(hdLab) | 667 | DSPコース | 2019年3月 |
| Vivado.png | Vivado ロジック解析を使用したデバッグ テクニック | 3/19(火)～20(水) | 東京(XILINX) | 655 | FPGAデバイス&ツールコース | 2019年3月 |
| embe.png | Zynq SoC エンベデッドシステムソフトウェア開発 | 3/27(水)～28(木) | 東京(XILINX) | 656 | エンベデッドコース | 2019年3月 |
| embe.png | アドバンスドエンベデッドシステムソフトウェア開発 | 3/29(金) | 東京(XILINX) | 657 | エンベデッドコース | 2019年3月 |
このコースでは、タイミング制約を満たすための設計フローおよび、スタティック タイミング解析の結果を元にタイミングエラーを収束させる手法について説明します。
[このコースで学べること]
| コース名 | Vivado Design Suite でのタイミング クロージャ |
|---|---|
| ソフトウェアツール | Vivado Design Suite 2015.1 |
| トレーニング期間 | 1日間 |
| 受講料 | お一人様 4 TC or 49,000円(税込 52,920円） |
| 受講対象者 | デザインのパフォーマンスおよび設計の生産性を向上させるために、最適な設計手法を身に付けたい FPGA 設計者 |
| 受講要件 | ・FPGA の設計テクニックに関する基本知識 ・Verilog または VHDL の中級レベルの知識 ・「Vivado Design Suite でのFPGA 設計導入」コースの修了、または同等の知識を有する |
| コース内容 | ・タイミング クロージャとは ・複製、ファンアウト、および物理最適化 ・フロアプランの概要 ・ケース スタディ ・まとめ |