ISE FPGA設計導入

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)
Vivado.pngVivado Design Suite を使用したシミュレーション10/3(水)新横浜(hdLab)開催中止FPGAデバイス&ツールコース2018年10月
DSP.pngSystem Generator を使用したDSPデザイン10/4(木)~5(金)東京(XILINX)開催中止DSPコース2018年10月
Vivado.pngVivado Design Suite でのUltraFast設計手法10/10(水)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年10月
Vivado.pngVivado Design Suite でのFPGA設計導入10/11(木)~12(金)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年10月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック10/18(木)~19(金)東京(XILINX)開催中止FPGAデバイス&ツールコース2018年10月
embe.pngZynq SoC システムアーキテクチャ10/25(木)~26(金)東京(XILINX)受付終了エンベデッドコース2018年10月
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー10/25(木)~26(金)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年10月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級10/30(火)~31(水)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年10月
Vivado.pngVivado Design Suite ツールフロー11/1(木)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年11月
Vivado.pngVivado Design Suite でのFPGA設計導入11/8(木)~9(金)東京(XILINX)622FPGAデバイス&ツールコース2018年11月
Vivado.pngVivado Design Suite でのタイミング制約と解析11/13(火)新横浜(hdLab)634FPGAデバイス&ツールコース2018年11月
Vivado.pngVivado Design Suite でのタイミング クロージャ11/14(水)新横浜(hdLab)635FPGAデバイス&ツールコース2018年11月
embe.pngZynq SoC エンベデッドシステム開発11/15(木)~16(金)東京(XILINX)623エンベデッドコース2018年11月
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級11/19(月)~20(火)新横浜(hdLab)636FPGAデバイス&ツールコース2018年11月
embe.pngアドバンスドエンベデッドシステムハードウェア開発11/21(水)~22(木)東京(XILINX)624エンベデッドコース2018年11月
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション11/28(水)東京(XILINX)625FPGAデバイス&ツールコース2018年11月
DSP.pngCコード ベースの設計 : Vivado HLx を使用した高位合成11/29(木)~30(金)東京(XILINX)626DSPコース2018年11月
embe.pngC/C++によるSDSoC開発環境と設計手法12/5(水)~6(木)東京(XILINX)627エンベデッドコース2018年12月
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門12/5(水)新横浜(hdLab)637FPGAデバイス&ツールコース2018年12月
Vivado.pngVivado Design Suite でのFPGA設計導入12/13(木)~14(金)東京(XILINX)628FPGAデバイス&ツールコース2018年12月
Vivado.pngVivado Design Suite を使用したIPの管理12/18(火)新横浜(hdLab)638FPGAデバイス&ツールコース2018年12月
embe.pngZynq SoC エンベデッドシステムソフトウェア開発12/19(水)~20(木)東京(XILINX)629エンベデッドコース2018年12月
Vivado.pngVivado Design Suite での大規模デザインの設計手法12/19(水)新横浜(hdLab)639FPGAデバイス&ツールコース2018年12月
embe.pngアドバンスドエンベデッドシステムソフトウェア開発12/21(金)東京(XILINX)630エンベデッドコース2018年12月

このコースは、ISE® ソフトウェア ツールを使用してデザインをイン プリメントし、ザイリンクス FPGA アーキテクチャについて学習します。 ザイリンクス デザインフローを理解することによって、より効率的な設計方法を実現できます。具体的な内容としては、Architecture Wizard、I/O Planner および Constraint Editor などの ISE® 14.7 のツール機能を紹介します。その他のトピックとして、FPGA アーキテクチャ、同期設計手法、レポートの読み方、グローバルタイミング制約を紹 介します。

[このコースで学べること]

コース名FPGA設計導入
ソフトウェアツールISE Design Suite : System Edition 14.7
トレーニング期間1日間
受講料お一人様 4 TC or 49,000円(税込 52,920円)
受講対象者初めてザイリンクスの FPGA を設計する HDL (VHDL または Verilog) の基礎知識を持ったデジタル回路設計者
受講要件・HDL (VHDL または Verilog) の使用経験がある方
・デザイン回路の基礎知識と設計経験のある方
コース内容・FPGA の基本アーキテクチャ
・ザイリンクス ツール フロー
・演習 1 : ザイリンクス ツール フロー
・uart_led デザインの概要
・レポートを読む
・演習 2 : Clocking Wizard とピンの割り当て
・演習 3 : PlanAhead を使用した I/O ピンのプリアサイン
・wave_gen デザインの概要
・グローバル タイミング制約
・演習 4 : グローバル タイミング制約
・同期設計手法
・コースのまとめ