高速メモリインターフェイスデザイン

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)
Vivado.pngVivado Design Suite でのFPGA設計導入1/11(木)~12(金)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年1月
DSP.pngCコード ベースの設計 : Vivado HLS を使用した高位合成1/16(火)~17(水)東京(XILINX)受付終了DSPコース2018年1月
Vivado.pngVivado Design Suite を使用したシミュレーション1/16(火)新横浜(hdLab)開催中止FPGAデバイス&ツールコース2018年1月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック1/18(木)~19(金)東京(XILINX)開催中止FPGAデバイス&ツールコース2018年1月
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級1/18(木)~19(金)新横浜(hdLab)開催中止FPGAデバイス&ツールコース2018年1月
DSP.pngSystem Generator を使用したDSPデザイン1/23(火)~24(水)新横浜(hdLab)受付終了DSPコース2018年1月
embe.pngZynq All Programmable SoC システムアーキテクチャ1/25(木)~26(金)東京(XILINX)受付終了エンベデッドコース2018年1月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1/25(木)~26(金)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年1月
Vivado.pngVivado Design Suite ツールフロー1/30(火)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年1月
embe.pngC/C++によるSDSoC開発環境と設計手法2/1(木)~2(金)東京(XILINX)538エンベデッドコース2018年2月
Vivado.pngVivado Design Suite でのタイミング制約と解析2/5(月)新横浜(hdLab)556FPGAデバイス&ツールコース2018年2月
embe.pngZynq All Programmable SoC エンベデッドシステム開発2/8(木)~9(金)東京(XILINX)539エンベデッドコース2018年2月
Vivado.pngVivado Design Suite でのタイミング クロージャ2/13(火)新横浜(hdLab)557FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション2/14(水)東京(XILINX)540FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのFPGA設計導入2/15(木)~16(金)東京(XILINX)541FPGAデバイス&ツールコース2018年2月
CONN.pngPCI Express デザイン2/20(火)~21(水)東京(XILINX)542高速インターフェイスコース2018年2月
DSP.pngCコード ベースの設計 : Vivado HLS を使用した高位合成2/22(木)~23(金)新横浜(hdLab)
※東京(XILINX)から変更
543DSPコース2018年2月
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー2/27(火)~28(水)新横浜(hdLab)560FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite ツールフロー2/28(水)東京(XILINX)544FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのFPGA設計導入3/6(火)~7(水)東京(XILINX)547FPGAデバイス&ツールコース2018年3月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級3/6(火)~7(水)新横浜(hdLab)561FPGAデバイス&ツールコース2018年3月
embe.pngZynq All Programmable SoC エンベデッドシステムソフトウェア開発3/8(木)~9(金)東京(XILINX)545エンベデッドコース2018年3月
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門3/13(火)新横浜(hdLab)563FPGAデバイス&ツールコース2018年3月
embe.pngXilinx/Vivado HLSツールを使ったC言語入門3/14(水)新横浜(hdLab)564エンベデッドコース2018年3月
embe.pngC/C++によるSDSoC開発環境と設計手法3/15(木)~16(金)東京(XILINX)546エンベデッドコース2018年3月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック3/22(木)~23(金)東京(XILINX)548FPGAデバイス&ツールコース2018年3月
embe.pngアドバンスドエンベデッドシステムハードウェア開発3/27(火)~28(水)東京(XILINX)549エンベデッドコース2018年3月
embe.pngアドバンスドエンベデッドシステムソフトウェア開発3/29(木)東京(XILINX)550エンベデッドコース2018年3月
embe.pngARTYを使用したMicroBlaze開発入門3/29(木)新横浜(hdLab)566エンベデッドコース2018年3月

このコースでは、ザイリンクス FPGA を使用して、高速メモリ I/O を用いるメモリ インターフェイスを設計するハードウェア設計者を対象として、高速メモリ I/O デザインの基本概念について説明し、ザイリンクス 7 シリーズ FPGA を使用したインプリメンテーションとデバックについて解説します。

さらに、高速メモリ インターフェイス デザインのインプリメンテーションおよびデバッグをサポートするツールについても説明します。

コースの内容は、具体的には DDR2 および DDR3 を対象として説明されています。必要に応じて RLDRAMII、LPDDR、および QDRII+ についても説明しています。コースには演習も含まれ、Kintex™-7 FPGA KC705 ボードで DDR3 を使用して学習内容を実践します。

[このコースで学べること]

コース名高速メモリインターフェイスデザイン
ソフトウェアツールVivado Design Suite 2015.1
ハードウェアツールKintex-7 FPGA KC705 ボード
トレーニング期間1日間
受講料お一人様 4 TC or 49,000円(税込 52,920円)
受講対象者FPGA 設計者およびロジック設計者
受講要件・VHDL または Verilog での設計経験
・ロジック デザインについての知識 : ステート マシン、同期デザイン
・次の知識/経験を持っていることが望ましい
  FPGA アーキテクチャの基礎知識
  ザイリンクス インプリメンテーション ツールの使用経験
  I/O に関する知識
  高速 I/O 規格に関する知識
コース内容・7 シリーズ FPGA 概要
・7 シリーズ メモリ インターフェイス リソース
・メモリ コントローラーの詳細および信号
・MIG デザインの生成
・演習 1:MIG コアの生成
・MIG デザインのシミュレーション
・演習 2: MIG デザインのシミュレーション
・MIG デザインのインプリメンテーション
・演習 3 : MIG デザインのインプリメンテーション
・メモリ インターフェイスのテストおよびデバッグ
・演習 4 : MIG デザインのデバッグ
・メモリ インターフェイスのボード レベル デザイン(オプション)
・Apendix : メモリ デバイスの概要