Vivado Design Suite でのパーシャルリコンフィギュレーション

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)
Vivado.pngVivado Design Suite でのFPGA設計導入4/5(木)~6(金)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年4月
embe.pngZynq All Programmable SoC システムアーキテクチャ4/17(火)~18(水)東京(XILINX)受付終了エンベデッドコース2018年4月
Vivado.pngVivado Design Suite を使用したシミュレーション4/18(水)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年4月
embe.pngZynq All Programmable SoC エンベデッドシステム開発4/26(木)~27(金)東京(XILINX)受付終了エンベデッドコース2018年4月
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー4/26(木)~27(金)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年4月
Vivado.pngVivado Design Suite でのFPGA設計導入5/8(火)~9(水)東京(XILINX)574FPGAデバイス&ツールコース2018年5月
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション5/16(水)東京(XILINX)575FPGAデバイス&ツールコース2018年5月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック5/17(木)~18(金)東京(XILINX)576FPGAデバイス&ツールコース2018年5月
Vivado.pngVivado Design Suite でのタイミング制約と解析5/22(火)新横浜(hdLab)586FPGAデバイス&ツールコース2018年5月
Vivado.pngVivado Design Suite ツールフロー5/23(水)東京(XILINX)577FPGAデバイス&ツールコース2018年5月
Vivado.pngVivado Design Suite でのタイミング クロージャ5/23(水)新横浜(hdLab)587FPGAデバイス&ツールコース2018年5月
embe.pngアドバンスドエンベデッドシステムハードウェア開発5/24(木)~25(金)東京(XILINX)578エンベデッドコース2018年5月
DSP.pngCコード ベースの設計 : Vivado HLx を使用した高位合成5/29(火)~30(水)東京(XILINX)579DSPコース2018年5月
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門6/5(火)新横浜(hdLab)588FPGAデバイス&ツールコース2018年6月
Vivado.pngVivado Design Suite でのFPGA設計導入6/7(木)~8(金)東京(XILINX)580FPGAデバイス&ツールコース2018年6月
Vivado.pngVivado Design Suite を使用したIPの管理6/12(火)新横浜(hdLab)589FPGAデバイス&ツールコース2018年6月
embe.pngZynq All Programmable SoC エンベデッドシステムソフトウェア開発6/20(水)~21(木)東京(XILINX)581エンベデッドコース2018年6月
embe.pngアドバンスドエンベデッドシステムソフトウェア開発6/22(金)東京(XILINX)582エンベデッドコース2018年6月
Vivado.pngVivado Design Suite での大規模デザインの設計手法6/27(水)新横浜(hdLab)590FPGAデバイス&ツールコース2018年6月
embe.pngC/C++によるSDSoC開発環境と設計手法6/28(木)~29(金)東京(XILINX)583エンベデッドコース2018年6月

このコースは、Vivado Design Suite を使用して実現するパーシャルリコンフィギュレーションについて紹介します。Vivado Design SuiteのGUI及びTCLスクリプトを利用し、パーシャルリコンフィギュレーションシステムの構築と組み立て方法を学習します。パーシャルリコンフィギュレーションがブロックRAM、IOブロック、コンフィギャブルロジックブロックおよびマルチギガビットトランシーバなどのリソースにどのような影響を与えるのかを理解します。また、演習を通してパーシャルリコンフィギュレーション実現に伴う、フロアプラン、タイミング制約と解析、ボードへのJTAG接続を体験します。

[このコースで学べること]

コース名Vivado Design Suite でのパーシャルリコンフィギュレーション
ソフトウェアツールVivado Design Suite 2016.1
ハードウェアKintex-7 FPGA KC705ボード
トレーニング期間1日間
受講料お一人様 4 TC or 49,000円(税込 52,920円)
受講対象者ザイリンクス ツールを使用して システムの柔軟性向上、コスト削減、消費電力低減、フィールドアップグレードの実現を目指すエンジニア
受講要件・Verilog または VHDL の中級レベルの知識
・Tclスクリプトの知識
・ザイリンクス ツールおよびFPGAを使用した設計経験を少なくとも1年間有すること
・「Vivado Design Suite でのFPGA設計導入」コース修了、または同等の知識を有する
コース内容・PR手法
・PR ツール フロー
・演習 1 : PR ツール フロー
・[2017.1] PR プロジェクト フロー
・演習 2 : PRプロジェクト フロー
・PRデザインの推奨事項
・PR ビットストリーム
・演習 3 : PRデザインでPRCの使用
・PR タイミング管理
・演習 4 : PRタイミング解析および制約