Vivado Design Suite でのFPGA設計導入

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)
Vivado.pngVivado Design Suite ツールフロー11/2(木)東京(XILINX)受付終了FPGAデバイス&ツールコース2017年11月
embe.pngZynq All Programmable SoC エンベデッドシステム開発11/9(木)~10(金)東京(XILINX)受付終了エンベデッドコース2017年11月
Vivado.pngVivado Design Suite でのタイミング制約と解析11/14(火)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2017年11月
Vivado.pngVivado Design Suite でのタイミング クロージャ11/15(水)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2017年11月
Vivado.pngVivado Design Suite でのFPGA設計導入11/16(木)~17(金)東京(XILINX)受付終了FPGAデバイス&ツールコース2017年11月
DSP.pngCコード ベースの設計 : Vivado HLS を使用した高位合成11/21(火)~22(水)東京(XILINX)受付終了DSPコース2017年11月
Vivado.pngVivado Design Suite を使用したIPの管理11/21(火)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2017年11月
Vivado.pngVivado Design Suite での大規模デザインの設計手法11/22(水)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2017年11月
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション11/28(火)東京(XILINX)受付終了FPGAデバイス&ツールコース2017年11月
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門12/1(金)新横浜(hdLab)開催中止FPGAデバイス&ツールコース2017年12月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級12/5(火)~6(水)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2017年12月
embe.pngアドバンスドエンベデッドシステムハードウェア開発12/5(火)~6(水)東京(XILINX)開催中止エンベデッドコース2017年12月
embe.pngZynq All Programmable SoC エンベデッドシステムソフトウェア開発12/7(木)~8(金)東京(XILINX)受付終了エンベデッドコース2017年12月
embe.pngXilinx/Vivado HLSツールを使ったC言語入門12/12(火)新横浜(hdLab)受付終了エンベデッドコース2017年12月
embe.pngC/C++によるSDSoC開発環境と設計手法12/14(木)~15(金)東京(XILINX)受付終了エンベデッドコース2017年12月
Vivado.pngVivado Design Suite でのFPGA設計導入12/19(火)~20(水)東京(XILINX)受付終了FPGAデバイス&ツールコース2017年12月
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー12/21(木)~22(金)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2017年12月
embe.pngアドバンスドエンベデッドシステムソフトウェア開発12/21(木)東京(XILINX)受付終了エンベデッドコース2017年12月
Vivado.pngVivado Design Suite でのFPGA設計導入1/11(木)~12(金)東京(XILINX)533FPGAデバイス&ツールコース2018年1月
DSP.pngCコード ベースの設計 : Vivado HLS を使用した高位合成1/16(火)~17(水)東京(XILINX)534DSPコース2018年1月
Vivado.pngVivado Design Suite を使用したシミュレーション1/16(火)新横浜(hdLab)551FPGAデバイス&ツールコース2018年1月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック1/18(木)~19(金)東京(XILINX)535FPGAデバイス&ツールコース2018年1月
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級1/18(木)~19(金)新横浜(hdLab)552FPGAデバイス&ツールコース2018年1月
DSP.pngSystem Generator を使用したDSPデザイン1/23(火)~24(水)新横浜(hdLab)553DSPコース2018年1月
embe.pngZynq All Programmable SoC システムアーキテクチャ1/25(木)~26(金)東京(XILINX)536エンベデッドコース2018年1月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1/25(木)~26(金)新横浜(hdLab)554FPGAデバイス&ツールコース2018年1月
Vivado.pngVivado Design Suite ツールフロー1/30(火)東京(XILINX)537FPGAデバイス&ツールコース2018年1月
embe.pngC/C++によるSDSoC開発環境と設計手法2/1(木)~2(金)東京(XILINX)538エンベデッドコース2018年2月
Vivado.pngVivado Design Suite でのタイミング制約と解析2/5(月)新横浜(hdLab)556FPGAデバイス&ツールコース2018年2月
embe.pngZynq All Programmable SoC エンベデッドシステム開発2/8(木)~9(金)東京(XILINX)539エンベデッドコース2018年2月
Vivado.pngVivado Design Suite でのタイミング クロージャ2/13(火)新横浜(hdLab)557FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション2/14(水)東京(XILINX)540FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのFPGA設計導入2/15(木)~16(金)東京(XILINX)541FPGAデバイス&ツールコース2018年2月
CONN.pngPCI Express デザイン2/20(火)~21(水)東京(XILINX)542高速インターフェイスコース2018年2月
DSP.pngCコード ベースの設計 : Vivado HLS を使用した高位合成2/22(木)~23(金)東京(XILINX)543DSPコース2018年2月
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー2/27(火)~28(水)新横浜(hdLab)560FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite ツールフロー2/28(水)東京(XILINX)544FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのFPGA設計導入3/6(火)~7(水)東京(XILINX)547FPGAデバイス&ツールコース2018年3月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級3/6(火)~7(水)新横浜(hdLab)561FPGAデバイス&ツールコース2018年3月
embe.pngZynq All Programmable SoC エンベデッドシステムソフトウェア開発3/8(木)~9(金)東京(XILINX)545エンベデッドコース2018年3月
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門3/13(火)新横浜(hdLab)563FPGAデバイス&ツールコース2018年3月
embe.pngXilinx/Vivado HLSツールを使ったC言語入門3/14(水)新横浜(hdLab)564エンベデッドコース2018年3月
embe.pngC/C++によるSDSoC開発環境と設計手法3/15(木)~16(金)東京(XILINX)546エンベデッドコース2018年3月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック3/22(木)~23(金)東京(XILINX)548FPGAデバイス&ツールコース2018年3月
embe.pngアドバンスドエンベデッドシステムハードウェア開発3/27(火)~28(水)東京(XILINX)549エンベデッドコース2018年3月
embe.pngアドバンスドエンベデッドシステムソフトウェア開発3/29(木)東京(XILINX)550エンベデッドコース2018年3月
embe.pngARTYを使用したMicroBlaze開発入門3/29(木)新横浜(hdLab)566エンベデッドコース2018年3月

このコースでは、同期設計手法、適切なデバイス リソースのインスタンシエート、HDL コーディング、およびピン割り当てを使用し、基本的な XDC タイミング制約を設定して効率的な FPGA デザインを構築します。また、Vivado™ Design Suite で、デザインの作成、合成、インプリメント、およびダウンロードを実行します。

[このコースで学べること]

コース名Vivado Design SuiteでのFPGA設計導入
ソフトウェアツールVivado Design Suite 2017.1
トレーニング期間2日間
受講料お一人様 8 TC or 98,000円(税込 105,840円)
受講対象者初めてザイリンクスの FPGA を設計する HDL (VHDL または Verilog) の知識を持ったデジタル回路設計者
受講要件・HDL (VHDL または Verilog) の知識
・デジタル デザインの設計経験
コース内容1 日目
・UltraFast設計手法の概要
・FPGAアーキテクチャ、3DIC、SoCの概要
・Vivadoデザインフローの概要
・演習 1: Vivado Design Suiteプロジェクトベースフロー
・演習 2: Vivadoでの合成とインプリメンテーション
・クロック制約の概要
・演習 3: クロック制約の紹介
・演習 4: Vivado IDEの基本的なデザイン解析
2 日目
・クロック構造とレイアウト
・I/Oリソースの概要
・Vivado IPフロー
・演習 5: クロックリソースの使用
・FPGAコンフィギュレーションの概要
・まとめ