Vivado ロジック解析を使用したデバッグ テクニック

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)
Vivado.pngVivado Design Suite でのFPGA設計導入1/11(木)~12(金)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年1月
DSP.pngCコード ベースの設計 : Vivado HLS を使用した高位合成1/16(火)~17(水)東京(XILINX)受付終了DSPコース2018年1月
Vivado.pngVivado Design Suite を使用したシミュレーション1/16(火)新横浜(hdLab)開催中止FPGAデバイス&ツールコース2018年1月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック1/18(木)~19(金)東京(XILINX)開催中止FPGAデバイス&ツールコース2018年1月
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級1/18(木)~19(金)新横浜(hdLab)開催中止FPGAデバイス&ツールコース2018年1月
DSP.pngSystem Generator を使用したDSPデザイン1/23(火)~24(水)新横浜(hdLab)受付終了DSPコース2018年1月
embe.pngZynq All Programmable SoC システムアーキテクチャ1/25(木)~26(金)東京(XILINX)受付終了エンベデッドコース2018年1月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1/25(木)~26(金)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年1月
Vivado.pngVivado Design Suite ツールフロー1/30(火)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年1月
embe.pngC/C++によるSDSoC開発環境と設計手法2/1(木)~2(金)東京(XILINX)538エンベデッドコース2018年2月
Vivado.pngVivado Design Suite でのタイミング制約と解析2/5(月)新横浜(hdLab)556FPGAデバイス&ツールコース2018年2月
embe.pngZynq All Programmable SoC エンベデッドシステム開発2/8(木)~9(金)東京(XILINX)539エンベデッドコース2018年2月
Vivado.pngVivado Design Suite でのタイミング クロージャ2/13(火)新横浜(hdLab)557FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション2/14(水)東京(XILINX)540FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのFPGA設計導入2/15(木)~16(金)東京(XILINX)541FPGAデバイス&ツールコース2018年2月
CONN.pngPCI Express デザイン2/20(火)~21(水)東京(XILINX)542高速インターフェイスコース2018年2月
DSP.pngCコード ベースの設計 : Vivado HLS を使用した高位合成2/22(木)~23(金)新横浜(hdLab)
※東京(XILINX)から変更
543DSPコース2018年2月
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー2/27(火)~28(水)新横浜(hdLab)560FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite ツールフロー2/28(水)東京(XILINX)544FPGAデバイス&ツールコース2018年2月
Vivado.pngVivado Design Suite でのFPGA設計導入3/6(火)~7(水)東京(XILINX)547FPGAデバイス&ツールコース2018年3月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級3/6(火)~7(水)新横浜(hdLab)561FPGAデバイス&ツールコース2018年3月
embe.pngZynq All Programmable SoC エンベデッドシステムソフトウェア開発3/8(木)~9(金)東京(XILINX)545エンベデッドコース2018年3月
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門3/13(火)新横浜(hdLab)563FPGAデバイス&ツールコース2018年3月
embe.pngXilinx/Vivado HLSツールを使ったC言語入門3/14(水)新横浜(hdLab)564エンベデッドコース2018年3月
embe.pngC/C++によるSDSoC開発環境と設計手法3/15(木)~16(金)東京(XILINX)546エンベデッドコース2018年3月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック3/22(木)~23(金)東京(XILINX)548FPGAデバイス&ツールコース2018年3月
embe.pngアドバンスドエンベデッドシステムハードウェア開発3/27(火)~28(水)東京(XILINX)549エンベデッドコース2018年3月
embe.pngアドバンスドエンベデッドシステムソフトウェア開発3/29(木)東京(XILINX)550エンベデッドコース2018年3月
embe.pngARTYを使用したMicroBlaze開発入門3/29(木)新横浜(hdLab)566エンベデッドコース2018年3月

FPGA デザインがその複雑さを増しつつある中で、開発者は設計およびデバッグの時間を短縮する方法を常に必要としています。強力でありながら使いやすい Vivado® ロジック解析を使用するデバッグ ソリューションは、検証とデバッグにかかる時間を最小限に抑えることができます。  このトレーニング コースでは、コアおよびツールについて紹介し、トリガーの有効な使用法を説明するだけでなく、デザインを効率的にデバッグすることで設計/開発の総時間の短縮を可能する方法を示します。このコースには、Vivado デバッグ ツールを使用することで、検証やデバッグにおける課題をいかに解決できるかを学習する実践的な演習が含まれます。

[このコースで学べること]

コース名VVivado ロジック解析を使用したデバッグ テクニック
ソフトウェアツールVivado Design Suite 2015.3
ハードウェアKintex-7 FPGA KC705ボード
トレーニング期間2日間
受講料お一人様 8 TC or 98,000円(税込 105,840円)
受講対象者検証やデバッグに要する時間を短縮したいと考えるシステムおよびロジックの設計者
受講要件・HDL (VHDL または Verilog) の基礎知識がある方
・基本的な FPGA 設計スキル
・中級レベルの FPGA 設計スキル
・「Vivado Design Suite でのFPGA 設計導入」コースの修了、または同等の知識を有する
コース内容・Vivado Logic Analyzerツールの動作の仕組み
・デバッグ コアの追加 - ネットリスト挿入フロー
・演習 1: ネットリスト挿入フローを使用したデバッグ コアの挿入
・デバッグ コアのインスタンシエート - HDL インスタンシエーション フロー
・演習 2: HDL インスタンシエーション フローを使用したデバッグ コアの追加
・IP インテグレーターでのデバッグ フロー
・演習 3: デバッグ フロー - IPI ブロック デザイン
・データのトリガーおよび可視化
・活用テクニックとヒント
・演習 4: 活用テクニックとヒント
・スクリプト
・演習 5: VIO Tcl スクリプト
・リモート アクセス
・演習 6: リモート アクセス[オプション]