Vivado ロジック解析を使用したデバッグ テクニック

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)締め切り日(内部用)開催可否(内部用)
Vivado.pngVivado Design Suite ツールフロー12/6(月)
申込締切日:11/25
10:00~17:30
オンライン1125FPGAデバイス&ツールコース2021年12月2021112517001
Vivado.pngVivado Design Suite を使用したIPの管理12/7(火)
申込締切日:11/26
10:00~17:30
オンライン1126FPGAデバイス&ツールコース2021年12月2021112617001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション12/9(木)
申込締切日:11/30
10:00~17:30
新横浜(hdLab)開催中止FPGAデバイス&ツールコース2021年12月2021113017000
no_image.pngVitisAIプラットフォーム12/9(木)~12/10(金)
申込締切日:11/30
10:00~17:00
オンライン1128アドバンスドコース2021年12月2021113017001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発12/14(火)~12/15(水)
申込締切日:12/3
10:00~18:00
オンライン1129エンベデッドコース2021年12月2021120317001
Vivado.pngVivado Design Suite でのタイミング制約と解析12/16(木)
申込締切日:12/7
10:00~17:30
オンライン1130FPGAデバイス&ツールコース2021年12月2021120717001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン12/16(木)~12/17(金)
申込締切日:12/7
10:00~18:00
オンライン1131アドバンスドコース2021年12月2021120717001
Vivado.pngVivado Design Suite でのタイミング クロージャ12/17(金)
申込締切日:12/8
10:00~17:30
オンライン1132FPGAデバイス&ツールコース2021年12月2021120817001
embe.pngSDKユーザのためのVITIS12/20(月)
申込締切日:12/9
10:00~18:00
オンライン1133エンベデッドコース2021年12月2021120917001
Vivado.pngVivado Design Suite でのFPGA設計導入12/22(水)~12/23(木)
申込締切日:12/13
10:00~17:30
オンライン1134FPGAデバイス&ツールコース2021年12月2021121317001
no_image.pngZynq UltraScale+ MPSoC VCU を使ったマルチメディアソリューション12/23(木)~12/24(金)
申込締切日:12/14
10:00~18:00
オンライン1135アドバンスドコース2021年12月202112141700
embe.pngZynq SoC システムアーキテクチャ1/13(木)~1/14(金)
申込締切日:12/28
10:00~18:00
オンライン1136エンベデッドコース2022年1月2021122817001
Vivado.pngXilinxボードワークショップ1/17(月)
申込締切日:1/5
14:00~18:00
新横浜(hdLab)1137FPGAデバイス&ツールコース2022年1月2022010517001
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門1/18(火)
申込締切日:1/6
10:00~17:30
新横浜(hdLab)1138FPGAデバイス&ツールコース2022年1月2022010617001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1/18(火)~1/19(水)
申込締切日:1/6
10:00~18:00
オンライン1139FPGAデバイス&ツールコース2022年1月2022010617001
embe.pngARTYを使用したMicroBlaze開発入門1/19(水)
申込締切日:1/7
10:00~17:30
新横浜(hdLab)1140エンベデッドコース2022年1月2022010717001
Vivado.pngVivado Design Suite でのUltraFast設計手法1/20(木)
申込締切日:1/11
10:00~17:30
オンライン1141FPGAデバイス&ツールコース2022年1月2022011117001
Vivado.pngVivado Design Suite でのインプリメント手法1/21(金)
申込締切日:1/12
10:00~17:30
オンライン1142FPGAデバイス&ツールコース2022年1月2022011217001
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー1/25(火)~1/26(水)
申込締切日:1/14
10:00~18:00
新横浜(hdLab)1143FPGAデバイス&ツールコース2022年1月2022011417001
Vivado.pngVivado Design Suite でのFPGA設計導入1/25(火)~1/26(水)
申込締切日:1/14
10:00~17:30
オンライン1144FPGAデバイス&ツールコース2022年1月2022011417001
no_image.pngZynq UltraScale+ MPSoC システムアーキテクチャ1/27(木)~1/28(金)
申込締切日:1/18
10:00~18:00
オンライン1145アドバンスドコース2022年1月2022011817001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー12/1(火)~2/2(水)
申込締切日:1/21
10:00~18:00
オンライン1146アドバンスドコース2022年2月2022012117001
no_image.pngVersal ACAP: アーキテクチャとメソドロジー22/3(木)
申込締切日:1/25
10:00~18:00
オンライン1147アドバンスドコース2022年2月2022012517001
Vivado.pngVivado Design Suite ツールフロー2/3(木)
申込締切日:1/25
10:00~17:30
オンライン1148FPGAデバイス&ツールコース2022年2月2022012517001
no_image.pngVersal ACAP: ネットワーク オン チップ2/4(金)
申込締切日:1/26
10:00~18:00
オンライン1149アドバンスドコース2022年2月2022012617001
Vivado.pngVivado Design Suite を使用したIPの管理2/4(金)
申込締切日:1/26
10:00~17:30
オンライン1150FPGAデバイス&ツールコース2022年2月2022012617001
Vivado.pngVivado Design Suite でのタイミング制約と解析2/8(火)
申込締切日:1/28
10:00~17:30
オンライン1151FPGAデバイス&ツールコース2022年2月2022012817001
DSP.pngVitis HLSを使った高位合成2/8(火)~2/9(水)
申込締切日:1/28
10:00~18:00
オンライン1152DSPコース2022年2月2022012817001
Vivado.pngVivado Design Suite でのタイミング クロージャ2/9(水)
申込締切日:1/31
10:00~17:30
オンライン1153FPGAデバイス&ツールコース2022年2月2022013117001
no_image.pngZynq UltraScale+ MPSoC ハードウェアデザイン2/10(木)
申込締切日:2/1
10:00~18:00
オンライン1154アドバンスドコース2022年2月2022020117001
embe.pngSDKユーザのためのVITIS2/10(木)
申込締切日:2/1
10:00~18:00
オンライン1155エンベデッドコース2022年2月2022020117001
embe.pngZynq SoC エンベデッドシステム開発2/15(火)~2/16(水)
申込締切日:2/3
10:00~18:00
オンライン1156エンベデッドコース2022年2月2022020317001
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック2/15(火)~2/16(水)
申込締切日:2/3
10:00~17:30
新横浜(hdLab)1157FPGAデバイス&ツールコース2022年2月2022020317001
no_image.pngSystem Generator を使用したDSPデザイン2/17(木)~2/18(金)
申込締切日:2/7
10:00~18:00
新横浜(hdLab)1158アドバンスドコース2022年2月2022020717001
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級2/17(木)~2/18(金)
申込締切日:2/7
10:00~18:00
オンライン1159FPGAデバイス&ツールコース2022年2月2022020717001
Vivado.pngXilinxボードワークショップ2/21(月)
申込締切日:2/9
14:00~18:00
新横浜(hdLab)1160FPGAデバイス&ツールコース2022年2月2022020917001
no_image.pngVITISアクセラレーション開発2/21(月)~2/22(火)
申込締切日:2/9
10:00~18:00
オンライン1161アドバンスドコース2022年2月2022020917001
embe.pngVITISでのエンベデッドシステムソフトウェア開発2/24(木)~2/25(金)
申込締切日:2/14
10:00~18:00
新横浜(hdLab)1162エンベデッドコース2022年2月2022021417001
Vivado.pngVivado Design Suite でのFPGA設計導入2/24(木)~2/25(金)
申込締切日:2/14
10:00~17:30
オンライン1163FPGAデバイス&ツールコース2022年2月2022021417001
no_image.pngVersal AI Engine 1: アーキテクチャとデザインフロー3/1(火)~3/2(水)
申込締切日:2/17
10:00~18:00
オンライン1164アドバンスドコース2022年3月2022021717001
no_image.pngVersal AI Engine 2: AI エンジンカーネルを使ったグラフィックプログラミング3/3(木)~3/4(金)
申込締切日:2/21
10:00~18:00
オンライン1165アドバンスドコース2022年3月2022022117001
no_image.pngVitisAIプラットフォーム3/8(火)~3/9(水)
申込締切日:2/25
10:00~17:00
オンライン1166アドバンスドコース2022年3月2022022517001
embe.pngZynq SoC エンベデッドシステムソフトウェア開発3/10(木)~3/11(金)
申込締切日:3/1
10:00~18:00
オンライン1167エンベデッドコース2022年3月2022030117001
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション3/15(火)
申込締切日:3/4
10:00~17:30
新横浜(hdLab)1168FPGAデバイス&ツールコース2022年3月2022030417001
no_image.pngZynq UltraScale+ MPSoC ソフトウェアデザイン3/15(火)~3/16(水)
申込締切日:3/4
10:00~18:00
オンライン1169アドバンスドコース2022年3月2022030417001
Vivado.pngVivado Design Suite でのUltraFast設計手法3/17(木)
申込締切日:3/8
10:00~17:30
オンライン1170FPGAデバイス&ツールコース2022年3月2022030817001
embe.pngPetaLinuxツールを使用したエンベデッドデザイン3/17(木)~3/18(金)
申込締切日:3/8
10:00~18:00
オンライン1171エンベデッドコース2022年3月2022030817001
Vivado.pngVivado Design Suite でのインプリメント手法3/18(金)
申込締切日:3/9
10:00~17:30
オンライン1172FPGAデバイス&ツールコース2022年3月2022030917001
embe.pngSDKユーザのためのVITIS3/23(水)
申込締切日:3/11
10:00~18:00
オンライン1173エンベデッドコース2022年3月2022031117001
Vivado.pngVivado Design Suite でのタイミング制約と解析3/24(木)
申込締切日:3/14
10:00~17:30
オンライン1174FPGAデバイス&ツールコース2022年3月2022031417001
Vivado.pngVivado Design Suite でのタイミング クロージャ3/25(金)
申込締切日:3/15
10:00~17:30
オンライン1175FPGAデバイス&ツールコース2022年3月2022031517001
Vivado.pngVivado Design Suite でのFPGA設計導入3/29(火)~3/30(水)
申込締切日:3/17
10:00~17:30
オンライン1177FPGAデバイス&ツールコース2022年3月2022031717001

FPGA デザインがその複雑さを増しつつある中で、開発者は設計およびデバッグの時間を短縮する方法を常に必要としています。強力でありながら使いやすい Vivado® ロジック解析を使用するデバッグ ソリューションは、検証とデバッグにかかる時間を最小限に抑えることができます。  このトレーニング コースでは、コアおよびツールについて紹介し、トリガーの有効な使用法を説明するだけでなく、デザインを効率的にデバッグすることで設計/開発の総時間の短縮を可能する方法を示します。このコースには、Vivado デバッグ ツールを使用することで、検証やデバッグにおける課題をいかに解決できるかを学習する実践的な演習が含まれます。

[このコースで学べること]

コース名VVivado ロジック解析を使用したデバッグ テクニック
ソフトウェアツールVivado Design Suite 2018.1
ハードウェアKintex-7 FPGA KC705ボード
トレーニング期間2日間
受講料1名様 8TC or 107,800円(税込)
受講対象者検証やデバッグに要する時間を短縮したいと考えるシステムおよびロジックの設計者
受講要件・HDL (VHDL または Verilog) の基礎知識がある方
・基本的な FPGA 設計スキル
・中級レベルの FPGA 設計スキル
・「Vivado Design Suite でのFPGA 設計導入」コースの修了、または同等の知識を有する
コース内容[1日目]
 ・Vivado Logic Analyzer入門
 ・デバッグコア
 ・ネットリスト挿入フロー
 ・演習 ネットリスト挿入フロー
 ・HDLインスタンシエーションフロー
 ・演習 HDLインスタンシエーションフロー
 ・IPインテグレーターでのデバッグフロー
 ・演習 IPインテグレーターでのデバッグフロー
 ・オプション:インクリメンタルコンパイルフロー
 ・Vivado Design SuiteでのECOフロー
[2日目]
 ・トリガー入門
 ・複数のクロックドメインにまたがるデータのサンプリング
 ・演習 複数のクロックドメインにまたがるデータのサンプリング
 ・デバイススタートアップでのデバッグ
 ・演習 デバイススタートアップでのデバッグ
 ・トリガーステートマシンの使用
 ・Tclコマンドを使用したデザインのデバッグ
 ・演習 Tclコマンドを使用したデザインのデバッグ
 ・Vivado Logic Analyzerを使用したリモートデバッグ
 ・Vivado Design Suiteデバッグ手法