XILINX FPGA向けRTL設計スタイルガイドセミナー

カテゴリ講座名日程場所状況カテゴリー(内部用)日程(内部用)
Vivado.pngVivado Design Suite ツールフロー11/1(木)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年11月
Vivado.pngVivado Design Suite でのFPGA設計導入11/8(木)~9(金)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年11月
Vivado.pngVivado Design Suite でのタイミング制約と解析11/13(火)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年11月
Vivado.pngVivado Design Suite でのタイミング クロージャ11/14(水)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年11月
embe.pngZynq SoC エンベデッドシステム開発11/15(木)~16(金)東京(XILINX)開催中止エンベデッドコース2018年11月
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級11/19(月)~20(火)新横浜(hdLab)受付終了FPGAデバイス&ツールコース2018年11月
embe.pngアドバンスドエンベデッドシステムハードウェア開発11/21(水)~22(木)東京(XILINX)開催中止エンベデッドコース2018年11月
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション11/28(水)東京(XILINX)受付終了FPGAデバイス&ツールコース2018年11月
DSP.pngCコード ベースの設計 : Vivado HLx を使用した高位合成11/29(木)~30(金)東京(XILINX)受付終了DSPコース2018年11月
embe.pngC/C++によるSDSoC開発環境と設計手法12/5(水)~6(木)東京(XILINX)627エンベデッドコース2018年12月
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門12/5(水)新横浜(hdLab)637FPGAデバイス&ツールコース2018年12月
Vivado.pngVivado Design Suite でのFPGA設計導入12/13(木)~14(金)東京(XILINX)628FPGAデバイス&ツールコース2018年12月
Vivado.pngVivado Design Suite を使用したIPの管理12/18(火)新横浜(hdLab)638FPGAデバイス&ツールコース2018年12月
embe.pngZynq SoC エンベデッドシステムソフトウェア開発12/19(水)~20(木)東京(XILINX)629エンベデッドコース2018年12月
Vivado.pngVivado Design Suite での大規模デザインの設計手法12/19(水)新横浜(hdLab)639FPGAデバイス&ツールコース2018年12月
embe.pngアドバンスドエンベデッドシステムソフトウェア開発12/21(金)東京(XILINX)630エンベデッドコース2018年12月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級1/8(火)~9(水)新横浜(hdLab)658FPGAデバイス&ツールコース2019年1月
Vivado.pngVivado Design Suite でのFPGA設計導入1/10(木)~11(金)東京(XILINX)640FPGAデバイス&ツールコース2019年1月
Vivado.pngVivado Design Suite でのUltraFast設計手法1/16(水)東京(XILINX)641FPGAデバイス&ツールコース2019年1月
CONN.pngPCI Express デザイン1/17(木)~18(金)東京(XILINX)642高速インターフェイスコース2019年1月
embe.pngZynq SoC システムアーキテクチャ1/22(火)~23(水)東京(XILINX)643エンベデッドコース2019年1月
Vivado.pngXILINX FPGA向けRTL設計スタイルガイドセミナー1/24(木)~25(金)新横浜(hdLab)659FPGAデバイス&ツールコース2019年1月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック1/31(木)~1(金)東京(XILINX)644FPGAデバイス&ツールコース2019年1月
Vivado.pngVivado Design Suite でのFPGA設計導入2/7(木)~8(金)東京(XILINX)645FPGAデバイス&ツールコース2019年2月
Vivado.pngVivado Design Suite を使用したシミュレーション2/12(火)新横浜(hdLab)660FPGAデバイス&ツールコース2019年2月
Vivado.pngVivado Design Suite でのパーシャルリコンフィギュレーション2/13(水)東京(XILINX)646FPGAデバイス&ツールコース2019年2月
Vivado.pngVivado Design Suite でのタイミング制約と解析2/13(水)新横浜(hdLab)661FPGAデバイス&ツールコース2019年2月
DSP.pngCコード ベースの設計 : Vivado HLx を使用した高位合成2/14(木)~15(金)東京(XILINX)647DSPコース2019年2月
Vivado.png[Verilog] Xilinx/Vivadoツールを使ったRTL設計初級2/19(火)~20(水)新横浜(hdLab)662FPGAデバイス&ツールコース2019年2月
Vivado.pngVivado Design Suite ツールフロー2/20(水)東京(XILINX)648FPGAデバイス&ツールコース2019年2月
embe.pngZynq SoC エンベデッドシステム開発2/21(木)~22(金)東京(XILINX)649エンベデッドコース2019年2月
embe.pngアドバンスドエンベデッドシステムハードウェア開発2/26(火)~27(水)東京(XILINX)650エンベデッドコース2019年2月
Vivado.pngVivado Design Suite でのタイミング クロージャ2/28(木)新横浜(hdLab)663FPGAデバイス&ツールコース2019年2月
embe.pngZynq SoC システムアーキテクチャ3/5(火)~6(水)東京(XILINX)651エンベデッドコース2019年3月
Vivado.pngVivado Design Suite でのFPGA設計導入3/7(木)~8(金)東京(XILINX)652FPGAデバイス&ツールコース2019年3月
embe.pngARTYを使用したMicroBlaze開発入門3/7(木)新横浜(hdLab)664エンベデッドコース2019年3月
Vivado.pngVivado Design Suite を使用したArtix-7 FPGA設計・開発入門3/8(金)新横浜(hdLab)665FPGAデバイス&ツールコース2019年3月
Vivado.png[VHDL] Xilinx/Vivadoツールを使ったRTL設計初級3/11(月)~12(火)新横浜(hdLab)666FPGAデバイス&ツールコース2019年3月
DSP.pngXilinx/Vivado HLSツールを使ったC言語入門3/18(月)新横浜(hdLab)667DSPコース2019年3月
Vivado.pngVivado ロジック解析を使用したデバッグ テクニック3/19(火)~20(水)東京(XILINX)655FPGAデバイス&ツールコース2019年3月
embe.pngZynq SoC エンベデッドシステムソフトウェア開発3/27(水)~28(木)東京(XILINX)656エンベデッドコース2019年3月
embe.pngアドバンスドエンベデッドシステムソフトウェア開発3/29(金)東京(XILINX)657エンベデッドコース2019年3月

本コースでは、国内の半導体メーカーや電子機器製造会社が蓄積してきた記述スタイルを一般化した 「RTL設計スタイルガイド」を理解することにより、FPGA設計向けに品質の高い設計物を得る設計法を習得することを目的としています。特に、XILINX社が推奨する「UltraFast設計手法」のノウハウと併せて、FPGA設計手法の理解と具体的な回路および記述例を説明します。

[このコースで学べること]

コース名XILINX FPGA向けRTL設計スタイルガイドセミナー [HDLABオリジナル]
ソフトウェアツールVivado Design Suite 2017.1
トレーニング期間2日間
受講料お一人様 8 TC or 98,000円(税込 105,840円)
受講対象者・RTL設計における記述スタイルを身につけたい初級者
・FPGA設計者及びプロジェクトマネージャー
受講要件・Verilog HDLもしくはVHDL設計経験のある方
コース内容第1章 FPGA設計でのLVDS, PLL周辺回路作成ノウハウ
・クロック供給の基本
・PLLを使う意義
・LVDSを使ったFPGA間転送の考え方
・GTX、GTPを使うときの注意点

第2章 初期リセットとFPGAの初期化
・リセットはすべて同期化が必要
・FFは同期リセットにするか非同期リセット端子を使うか
・安全なリセットの設計とは

第3章 非同期クロックドメイン間の通信
・メタ・ステーブルについて
・非同期クロックドメイン間の設計手法

第4章 RTL記述ノウハウ
・バグを少なくするRTLコーディングスタイル
・冗長性が少ない記述を心がける
・If文の書き方
・case文の書き方
・ステートマシンの書き方

第5章 テストベンチ記述の基本
・クロックエッジベースのテストベンチ
・レーシングを発生させないテストベンチとは
・Taskのプロシージャ―の記述方法

第6章 期待値照合とランダム、アサーション
・期待値照合の必要性と実施方法
・ランダムを利用したシミュレーション
・カバレッジとは
・アサーション検証

演習
1. クロックゲーティング
2. LVDS 7:1変換ソリューション
3. ジッタモデルによる非同期シミュレーション
4. 非同期FIFOのフラグ使用方法
5. case文とif文の記述スタイル
6. 回路構造の問題
7. DSPブロックの推論